DDR3时序测试，信号完整性测试

DDR总线的体系结构。其中DQS是源同步时钟，在接收端使用DQS来读出相应的数据DQ，上升沿和下降沿都有效。DDR1总线，DQS是单端信号，而DDR2&3, DQS则是差分信号。DQS和DQ都是三态信号，在PCB走线上双向传输，读操作时，DQS信号的边沿在时序上与DQ的信号边沿处对齐，而写操作时，DQS信号的边沿在时序上与DQ信号的中心处对齐，参考图2，这就给测试验证带来了巨大的挑战：把“读”信号与“写”信号分开是非常困难的！Addr/Cmd Bus意思是地址/命令总线，都是时钟的上升沿有效，其中命令由：/CS(片选)，/RAS, /CAS,/WE（写使能）决定，比如：“读”命令为：LHLH，“写”命令为：LHLL等。操作命令很多，主要是NOP（空超作），Active（）,Write，Read，Precharge (Bank关闭)，Auto Refresh或Self Refresh（自动刷新或自刷新）等（细节请参考：Jedec规范JESD79）。Data Bus是数据总线，由DQS的上升沿和下降沿判断数据DQ的0与1。DDR总线PCB走线多，速度快，时序和操作命令复杂，很容易出现失效问题，为此我们经常用示波器进行DDR总线的信号完整性测试和分析，通常的测试内容包括：时钟总线的信号完整性测试分析；地址、命令总线的信号完整性测试分析；数据总线的信号完整性测试分析。下面从这三个方面分别讨论DDR总线的信号完整性测试和分析技术。DDR 1&2&3时钟总线的信号完整性测试分析DDR总线参考时钟或时钟总线的测试变的越来越复杂，主要测试内容可以分为两个方面：波形参数和抖动。波形参数主要包括overshoot（过冲），undershoot（下冲），Slew Rate（斜率）或Rise Time（上升时间）和Fall Time（下降时间），高低时间和Duty Cycle（占空比失真）等，测试较简单，在此不多述。抖动测试则越来越复杂，以前一般只是测试Cycle-Cycle Jitter（周期到周期抖动），但是当速率超过533MT/s的DDR2&3时，则测试内容相当多，不可忽略，下表1是DDR2 667的规范参数。这些抖动参数的测试需要用专用软件实现，比如Agilent的N5413A DDR2时钟表征工具。测试建议用系统带宽4GHz以上的差分探头和示波器，测试点在DIMM上靠近DRAM芯片的位置，被测系统建议运行像MemoryTest类的总线加压软件。