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控制信号测试 控制信号过冲测试 控制信号高低电平测试 DDR2 复位测试 CLK测试 DQS测试

发布时间:2023-12-15        浏览次数:3        返回列表
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图示中可以看出,第二对DQS信号线在x8的devices上并没有使用。它被连接到x8devices的TDQS信号线上。TDQS功能启用时,保证了数据选通信号线的负载均衡性,由于存在端接,并不会产生信号质量问题。
但x8devices的TDQS被关闭时,第二对DQS信号线便会有很长的stub,这对于高速信号来说将会是致命的。

  当前的处理器主频和I/O带宽都很高,需要内存提供很高的数据传输率来配合。要知道内存带宽至少要和前端总线带宽同步,这样才不至于影响处理器 性能的发挥。而且处理器的速度提升还在不断的进行中,内存需要每秒钟提供更多的数据来满足处理器的要求。目前的内存速度提升已经相当困难,这时候转变到 DDR2不失为合理的时机,它提供了一条提高内存带宽的康庄之道,可以缓解当前遇到的很多问题。

  提高内存性能的两个途径

  内存的性能通过下面的公式来计算:

  速度=位宽×频率

  速度用来表示内存的性能(MB/s),位宽是指内存总线的宽度(bit),频率当然就是指数据传输的频率,注意,这里说的是数据传输的频率,而不是内存的工作频率,在DDR时代,数据传输频率是内存工作频率的二倍。

  因此,提高性能有两种方式,增加内存总线的位宽或者是提高内存工作的频率。好的,让我们来看看内存如今的状态是怎么样。

  虽然内存发展出很多的类型,但是它们都是基于原始的DRAM单元,实际上,它是一个晶体管和一个电容的结合体,很简单但也很。有很多尝试希 望丢弃这种阵旧的以晶体管为基础的存储方式,出现了一些新的存储技术,如MRAM(Magnetoresistive RAM),FRAM (Ferroelectric RAM)等,但是它们都没有获得足够的成功。没有其它内存类型能够提供一个和DRAM相似的,结合了容量,价格和速度的解决方案。

  当然还有很多快速的基本单元结构,象静态内存(SRAM),它不象动态内存那样需要刷新(预充电),但是它的每个存储单元耗用了大量的晶体管,它太贵太大了,因此内存芯片不能够达到足够大的容量,还有一些廉价的解决方案,但是它们的性能无法用于PC的主内存系统。

  换句话说,基本的DRAM架构仍然是现代内存类型的基础,因此,所有的现代内存类型都继承了DRAM的优点和缺点:它需要刷新(预充电,不然随 着漏电,DRAM中的数据会消失),以及有操作频率的上限(这也是用电容充电来存储数据的弊病)。来谈谈的参数,你能够注意到时钟频率是很长时间以来 DRAM改变的地方。当PC的其它子系统变得越来越快时,只有经典的内存单元组织结构很难提高它的时钟频率。实际上,时钟频率的提升完全要归功于半导 体工艺的进步,DRAM的结构没对频率提升做出贡献。

  今天,只有那些特别挑选的内存存储阵列的工作频率能达到275MHz(如Hynix发布的DDR550),这些都是成本高昂的产品,无法达到大批量生产。需要注意的是内存存储阵列的频率是无法达到550MHz的,这里说的是内存的传输速度。

  因此,我们只剩下一条路,那就是增加内存总线的宽度,但是,这个方法受到了很多限制:今天,标准平台使用双通道128bit内存总线,它的设 计,布线已经比原来64位内存通道的主板复杂了很多,几乎很难在合理的成本下再提高内存总线位数。继续增加总线宽度,不但成本高昂,而且带来的电磁干扰会 造成极大的负面影响。

  看来,我们给自己制造了一个死锁,内存单元无法提高频率,内存总线位宽也不能轻易增加,我们该何去何从?

  DDR2内存就是解决方案

  SDRAM (Synchronous Dynamic Random-Access Memory)

  首先,让我们回忆一下已经被放弃的SDRAM的工作原理,实际上,它内部包括了许多存储单元阵列,以及输入/输出缓存和电源/刷新电路,一 个单元(电源/刷新电路)和我们下面的描述没有关系。它的三个子系统(存储单元阵列,输入/输出缓存)都以相同的频率工作,这就是它为什么称为同步内存的 原因。举例来说,一个100MHz,64位总线宽度的SDRAM,内存的数据通过I/O缓存然后到达内存控制器。这个内存模组就是我们所熟知的PC100 内存,它的带宽为800MB/s(100MHz×8 bytes或64 bits),每个时钟周期传输一次数据,它在时钟的上升沿传输数据。

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