CPLD电源完整性测试，CPLD时序测试

 fpga与 cpld区别 

1)      cpld更适合组合逻辑设计,基于乘积项结构,fpga更适合时序逻辑设计,基于查找表结构; 

2)      cpld的连续分布式结构使延时均匀可预测,fpga的分段分布式结构使延时不可预测;

3)      fpga比cpld设计更灵活,因为fpga可以在逻辑门下编程,cpld在逻辑块下编程;

4)      fpga比cpld集成度高,有更复杂布线结构和逻辑实现;

5)      fpga比cpld使用复杂,fpga基与sram结构要外加配置器件,cpld基于e2prom或fastflash不要配置器件.

6)      Fpga比cpld功耗小且规模越大越明显.

3.       竞争冒险

信号在逻辑器件内部经过连线和逻辑单元时,都有一定的延时.延时时间受到连线长度和逻辑单元个数及环境因数有关,所以在门输入的多个信号同时发生变化时会出现尖峰信号,这些尖峰信号称为”glitch”,如果组合逻辑中有glitch,这个电路就存在”冒险”.

所以尽量采用同步电路,信号的变化在时钟的沿,只要出现在时钟沿的毛刺不满足setup/hold都不会有问题,如果还有问题可以在输出信号的保持时间内加D触发器采样.还有尽量不要让输入信号同时变化如采用格雷码?输入.